# 2045년 반도체는 어떤 모습일까: 인텔이 설명한 입체화와 AI 공급 병목

> 2026-10-22 · Dwarkesh Patel · 큐레이션 김태우
> https://challengekim.com/insights/2045년-반도체는-어떤-모습일까-인텔이-설명한-입체화와-ai-공급-병목
> 원문: https://www.youtube.com/watch?v=frYSOKvNiiE

## 핵심 요약

- 인텔 연구진은 트랜지스터와 배선을 수직으로 쌓는 구조를 장기적인 발전 방향으로 본다. 다만 2045년의 구체적인 설계를 예측할 수 있다는 뜻은 아니다.
- 연구실에서 작동하는 소자를 만드는 것과 수천 단계의 공정을 거쳐 안정적으로 양산하는 것은 다른 문제다. 신기술의 성능뿐 아니라 수율과 일정도 중요하다.
- 칩 사이의 연결을 촘촘하게 만드는 하이브리드 본딩은 데이터 이동과 전력 소비를 개선할 수 있다. 트랜지스터 자체를 쌓는 기술은 여전히 배선과 발열 문제를 풀어야 한다.
- AI 수요에 대응하는 생산 확대는 공장 투자만으로 해결되지 않는다. 장비와 그 하위 공급망까지 함께 생산을 늘려야 한다.

## 작게 만드는 시대에서 입체적으로 만드는 시대로

드와르케시 파텔은 인텔 공장을 이틀간 둘러본 뒤 공정 개발, 연구, 패키징 담당자와 최고기술책임자를 인터뷰했다. 대담은 칩 하나의 성능을 높이는 방법과 산업 전체의 생산량을 늘리는 방법을 함께 다룬다.

공정 개발을 이끄는 크리스 오스에 따르면, 과거에는 트랜지스터를 작게 만들면 속도와 신뢰성이 개선되는 비교적 예측 가능한 흐름이 있었다. 그러나 2000년대부터는 단순한 축소만으로 충분하지 않아 새로운 재료와 구조가 필요해졌다.

트랜지스터는 전류의 흐름을 켜고 끄는 스위치다. 크기가 줄면서 꺼진 상태에서도 전류가 새는 문제가 커졌고, 전류가 흐르는 통로를 제어하는 게이트가 그 통로를 더 많은 면에서 감싸는 방향으로 발전했다. 핀펫은 세 면을, 게이트올어라운드는 얇은 리본 형태의 통로 전체를 감싼다.

아이디어가 양산으로 이어지는 데는 수십 년이 걸리기도 한다. 영상의 설명에 따르면 핀펫은 1989년 연구실에서 시연됐고 인텔은 2011년 양산에 도입했다. 게이트올어라운드는 1988년 시연됐지만 삼성의 생산 시작은 2022년이었다. 오스는 다른 기술로 성능을 개선할 수 있는 동안에는 더 어려운 구조의 문제를 먼저 풀 필요가 없었고, 실제 도입에는 재료와 장비 개발까지 필요했다고 설명했다.

## 2045년의 후보는 수직 적층, 한계는 열과 연결이다

오스가 제시한 장기적인 방향은 트랜지스터와 배선을 번갈아 쌓는 입체 구조다. 후면 전력 공급처럼 실리콘 기판 뒤쪽에 전력선을 배치하는 기술이 등장하면서, 모든 구조를 기판 위에만 쌓아야 한다는 전제가 달라지고 있다는 설명이다.

그 출발점 중 하나가 **CFET**다. 회로에서 짝을 이루는 두 종류의 트랜지스터를 나란히 놓는 대신 위아래로 쌓는 구조다. 원리상 같은 면적에 두 배의 트랜지스터를 넣을 수 있지만, 층이 늘어날수록 제조 단계와 비용이 증가하고 열이 빠져나가기 어려워진다. 논리 소자는 메모리보다 전력을 많이 소비하므로 메모리의 적층 방식을 그대로 적용하기도 어렵다.

연구진 잭 카발리에로스는 적층 자체만큼이나 층 사이를 연결하는 일이 어렵다고 설명했다. 깊고 좁은 구멍을 가공하고 그 안을 빈틈없이 채워야 하기 때문이다. 연구실에서는 구조를 단순화한 CFET로 연결 방식을 평가하지만, 이것이 기존의 나란한 배치보다 유리한 양산 기술이 됐다는 뜻은 아니다.

새 재료도 마찬가지다. 얇은 막을 만들고 측정하는 데 성공해도 다음 재료가 붙지 않거나, 이후 공정에서 유입된 기체가 성질을 바꾸면 사용할 수 없다. 연구진은 단순한 소자부터 검증한 뒤 더 복잡한 구조로 결합한다.

오스는 2045년쯤에는 지금과 상당히 다른 입체 구조를 상상할 수 있다고 말했다. 동시에 구체적으로 내다볼 수 있는 범위는 약 4년이며, 10년 뒤의 모습을 설명하기는 어렵다고 선을 그었다.

## 양산의 핵심은 혁신의 양과 일정을 맞추는 일이다

인터뷰 당시 14A는 이미 3년 이상 개발된 상태였다. 오스는 약 2,000개의 공정 단계를 미세 조정해 주당 수천 장의 웨이퍼를 반복적으로 처리할 수 있도록 만드는 작업을 설명했다. 웨이퍼는 여러 칩을 만드는 반도체 원판이며, 수율은 그중 정상적으로 작동하는 칩의 비율을 뜻한다.

결함은 공정 중 검사와 마지막 전기적 시험에서 찾는다. 이후 결함 부위의 단면을 분석해 어느 층과 공정에서 문제가 생겼는지 좁힌다.

인텔의 10나노미터 공정은 혁신과 일정의 충돌을 보여준 사례다. 오스는 당시 장비가 준비되지 않은 상황에서 매우 공격적인 축소 목표를 달성하려다 공정과 엔지니어에게 부담이 집중됐다고 설명했다. 인텔은 이후 수율·결함·성능 기준을 통과해야 다음 개발 단계로 넘어가는 절차를 마련했다. 준비되지 않은 기술은 다음 공정 세대로 미룬다.

현장의 판단은 완전한 데이터를 기다리는 방식으로 이뤄지지 않는다. 케빈 피셔는 생산 투입에 따른 위험과 지연 비용을 함께 따져야 한다고 말했다. 예를 들어 결정 성장 과정에서 비정상적인 돌기가 생겨 소자 사이에 원치 않는 전기적 연결을 만들면, 돌기를 제거하는 세정과 발생 원인을 없애는 방법을 병행해 연구한다.

중요한 실험용 웨이퍼에 모든 장비의 우선권을 주는 제도도 있다. 다만 실험 속도를 높이는 대신 공장 전체의 장비 활용 효율을 떨어뜨린다. **개별 문제를 빨리 푸는 것과 전체 생산을 효율적으로 운영하는 것 사이에도 절충이 있다.**

## 비싼 노광 장비의 가치는 공정 구조에 따라 달라진다

EUV는 극자외선으로 웨이퍼에 미세한 회로 패턴을 새기는 노광 기술이다. High-NA EUV는 빛을 모으는 광학계를 바꿔 한 번에 더 작은 패턴을 인쇄한다. 영상에서는 기존 EUV보다 약 1.7배 작은 형상을 한 차례 노광으로 만들 수 있다고 설명한다.

장비가 한 번에 인쇄할 수 없는 촘촘한 패턴은 여러 번 나눠 새겨야 한다. 그만큼 고가 장비를 점유하는 시간이 늘고 결함이 생길 기회도 많아진다. High-NA 장비는 기존 EUV 장비의 약 두 배 가격이지만, 반복 노광을 줄일 수 있다면 경제성이 생긴다.

오스는 인텔과 TSMC가 같은 장비를 다르게 평가하는 이유를 공정 구조에서 찾았다. 그의 설명에 따르면 인텔의 후면 전력 공급은 전력선을 트랜지스터 아래로 옮겨 위쪽 신호 배선의 공간을 확보한다. 그 결과 High-NA로 한 번에 인쇄할 수 있는 패턴을 만들 수 있다. 반면 그가 비교한 TSMC의 구조에서는 더 촘촘한 배선 때문에 High-NA를 써도 반복 노광이 필요하다.

인텔은 14A에서 High-NA를 선택지로 두고 고객별로 논의한다고 밝혔다. 외부 고객이 공정에 맞춰 칩을 설계하도록 제공하는 규칙과 정보 묶음인 PDK도 중요하다. 오스는 인텔이 내부 제품팀 중심의 제조사에서 외부 고객을 받는 파운드리로 바뀌면서, PDK의 품질과 성숙도에 관한 고객 요구를 배우고 반영해 왔다고 설명했다.

## 칩 사이의 데이터 이동도 성능을 제한한다

연산 능력이 커져도 칩 사이에서 데이터를 충분히 빨리 옮기지 못하면 AI 작업의 속도가 제한된다. 칩의 가로와 세로를 각각 두 배로 늘리면 회로 면적은 네 배가 되지만, 옆면을 통한 연결에 쓸 수 있는 길이는 두 배만 된다.

이를 해결하는 방법 중 하나가 **하이브리드 본딩**이다. 칩을 연결하는 기존 방식의 솔더 돌기를 없애고, 두 칩의 구리 연결부를 정렬해 직접 접합한다. 연결을 더 짧고 촘촘하게 만들 수 있지만 정렬과 결함 관리가 어렵다.

패키징 개발 담당 타일러 오스본은 웨이퍼 두 장을 통째로 붙이는 방식과, 개별 칩을 웨이퍼에 붙이는 방식을 구분했다. 전자는 칩 크기와 배치가 맞아야 하며, 정상 칩이 상대편의 불량 칩과 붙으면 손실이 발생한다. 후자는 미리 검사한 정상 칩을 정상 위치에 골라 붙일 수 있다. 그는 두 방식 모두 쓰이겠지만 논리 칩끼리 연결할 때는 후자가 합리적인 경우가 많다고 봤다.

오스본에 따르면 인텔 Foveros의 양산 연결 간격은 25마이크로미터이며, 연구 현장에서는 10마이크로미터 미만을 다룬다. 그는 해당 연도 학회에 발표된 0.45마이크로미터 간격 소자의 신뢰성 데이터를 더 촘촘한 연결의 가능성을 보여주는 사례로 들었다. 이는 현재 양산 수준과 구분해야 한다. 이런 연결 기술은 AI의 메모리 대역폭뿐 아니라 일반 기기에서도 데이터 전송에 필요한 전력을 줄이는 데 도움이 될 수 있다는 설명이다.

## 생산량을 늘리려면 장비 공급망도 함께 커져야 한다

최고기술책임자 푸슈카르 라나데는 EUV뿐 아니라 여러 제조 장비의 공급 부족이 생산 확대를 제한한다고 말했다. 특정 공정은 특정 장비에 맞춰져 있어, 다른 공급업체의 장비로 간단히 대체할 수도 없다. 다음 공정에서도 기존 장비를 최대한 재사용하는 이유다. 그는 18A에서 14A로 전환할 때 장비의 약 80%를 재사용하는 경우를 예로 들었다.

현재 제약 아래 첨단 웨이퍼 생산을 열 배 늘릴 장비가 있느냐는 질문에 라나데는 열 배는 어렵지만 두 배는 가능할 것이라고 답했다. 이는 확정된 증산 계획이 아니라 대담에서 제시한 판단이다. 더 큰 확대에는 장비업체뿐 아니라 그 공급업체와 하위 공급업체도 생산을 늘려야 한다.

시간도 제약이다. 라나데는 대담 시점을 2026년 중반으로 놓고, 장비를 주문해 받는 데 18개월이 걸리면 이미 2028년 무렵이며 이후 새 공장까지 지으면 2020년대 말에 가까워진다고 설명했다.

파운드리는 고정비 비중이 큰 사업이기도 하다. 그는 공장을 지은 뒤 비용 구조의 약 80%가 고정비라며 가동률과 수율의 작은 개선도 중요하다고 강조했다. TSMC 추격에 대해서는 생산 규모의 격차를 인정하면서도 기술 경쟁력을 단일 밀도 수치로 판단하는 데 반대했다. 성능·전력·면적뿐 아니라 다양한 소자, 납기, 높은 수율로 빠르게 증산하는 능력을 함께 봐야 한다는 입장이다.

라나데는 AI 기업의 수요가 공장 하나 또는 여러 개의 생산량을 소비할 만큼 커지면서 산업이 사실상 수직적으로 연결되는 방향으로 움직이고 있다고 봤다. 일론 머스크의 Terafab 구상과 협력도 언급했지만, 이는 새 공장의 완공이나 생산량이 확보됐다는 설명은 아니었다. 공장을 추가해도 장비와 전력·용수·소모품, 클린룸 공간을 함께 확보해야 한다.

2045년의 칩 형태는 이 대담에서도 확정되지 않는다. 제시된 방향은 더 입체적인 소자와 더 촘촘한 연결이며, 그 실현 여부는 열과 배선, 재료의 호환성, 양산 수율에 달려 있다. 가까운 시기의 AI 수요에 대응하는 데는 새로운 설계만큼이나 장비 공급과 공장 운영이 중요하다는 것이 대담을 관통하는 쟁점이다.

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원문을 바탕으로 AI 가 한국어로 요약·재구성한 글입니다. 인용·수치는 원문 링크에서 확인해 주세요. [원문 링크](https://www.youtube.com/watch?v=frYSOKvNiiE)